飞道的博客

Verilog初级模块代练

2023-01-04 13:41 439人阅读  评论(0)

实例1 二选一多路选择器

module muxtwo(out a,b,sl);
		input a,b,sl;
		output reg out;
		always@(sl or a or b)
		if(!sl) out=a;
		else out=b

转载：https://blog.csdn.net/qq_45941706/article/details/128480299
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